英特尔 + 力积电 + 软银将展示 9 层 DRAM 堆叠,AI 内存功耗大降
发布时间:2026-05-23
集邦咨询 5 月 22 日发布博文,基于VLSI 2026(夏威夷)会议泄露的预发布摘要:力积电(PSMC)、英特尔、软银旗下 SAIMEMORY将联合展出新一代Via‑in‑One TSV架构,用于9 层 DRAM 堆叠,面向AI 训练 / 推理、高性能计算(HPC)场景,主打更高带宽、更低数据搬运功耗。一、合作背景:ZAM 项目扩军英特尔与 SAIMEMORY 此前已在推进Z‑Ang
集邦咨询 5 月 22 日发布博文,基于VLSI 2026(夏威夷)会议泄露的预发布摘要:力积电(PSMC)、英特尔、软银旗下 SAIMEMORY将联合展出新一代Via‑in‑One TSV架构,用于9 层 DRAM 堆叠,面向AI 训练 / 推理、高性能计算(HPC)场景,主打更高带宽、更低数据搬运功耗。
一、合作背景:ZAM 项目扩军
英特尔与 SAIMEMORY 此前已在推进Z‑Angle Memory(ZAM)高带宽内存项目,力积电(PSMC)作为关键制造方加入,补齐先进晶圆堆叠、融合键合(fusion bonding)工艺能力,三方形成 “IP + 设计 + 制造” 联盟,直接对标三星 / SK 海力士 / 美光主导的HBM市场。
二、核心技术:Via‑in‑One TSV 9 层堆叠
本次要公布的是一种全新 3D DRAM 堆叠方案,官方称为 Via‑in‑One TSV(一体化硅通孔),并已完成9 层定制 DRAM 晶圆堆叠的功能验证与可靠性测试。
关键指标(摘要披露)
- 带宽:0.25 Tb/s/mm²(单位面积带宽,显著高于现有 HBM)
- 功耗:<0.35 W/mm²;单比特能耗<0.7 pJ/bit(比当前 HBM降低近一半)
- 工作电压:0.95V–1.2V,适配低电压 AI 推理场景
- 堆叠层数:9 层(单栈,无需多芯片拼接)
工艺要点
- Multi‑wafer via‑last(多晶圆后通孔):先键合晶圆、再打 TSV,降低高堆叠下的刻蚀 / 填充难度,提升良率。
- 超薄硅基底(ultra‑thin Si):每层 DRAM 减薄至数微米级,降低电阻、改善散热。
- 高密度氧化物沟槽 TSV + O 型互连:提升信号完整性、降低接触电阻,适配高频高速传输。
三、性能对比:碾压 HBM4
以10GB 模块、171mm² 裸片为例,基于 ZAM 的HB3DM(高带宽 3D 内存)实测带宽可达≈5.3 TB/s;而HBM4 单栈约 2 TB/s,新技术带宽翻倍以上,同时功耗减半。
对 AI 训练 / 推理而言,内存 “数据搬运功耗” 往往占整机功耗40%–60%;该技术在带宽↑、功耗↓、散热更好三方面同时突破,直接缓解 AI 芯片 “算力够、内存拖后腿” 的瓶颈。
四、行业影响:HBM 格局或将重塑
目前HBM 市场由三星、SK 海力士、美光垄断,价格高、交货周期长、堆叠层数受限(主流 8 层)。英特尔 + 力积电 + 软银的9 层 Via‑in‑One方案,以更高带宽、更低功耗、更可控良率切入,有望在2027–2028 年实现量产,直接挑战三巨头在 AI/HPC 内存的主导地位。
五、展出安排
该技术将在2026 年 6 月中旬于夏威夷举办的VLSI Symposium 2026上正式宣读论文并公开细节,包括测试数据、良率曲线及量产路线图。
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